#05: Agile CPU / Versioned Golang

Misreading Chat

森田が紹介するのは CPU をアジャイルの流儀で開発しようと主張する An Agile Approach to Building RISC-V Microprocessors, 向井が紹介するのは Go の次世代バージョン管理システムのデザインを解説した Go & Versioning です。感想などはハッシュタグ #misreading か [e-mail] にお寄せください。

https://misreading.chat/wp-content/uploads/2018/04/s01e05.mp3

An Agile Approach to Building RISC-V Microprocessors

• RISC-V
  • RISC-V Foundation | Instruction Set Architecture (ISA)
  • Design of the RISC-V Instruction Set Architecture
  • Intel and the x86 Architecture: A Legal Perspective – Harvard Journal of Law & Technology
  • Instruction Sets Want To Be Free: A Case for RISC-V – YouTube
• アジャイルソフトウェア開発宣言
• Chisel: Constructing Hardware in an Scala Embedded Language
  • The fun of programmingは『関数プログラミングの楽しみ』として翻訳あり。8章がLavaというハードウェア記述DSLの話。
  • Verilog is weird
• GitHub – freechipsproject/rocket-chip: Rocket Chip Generator
• SiFive | CPU IP and Custom SoCs from the Inventors of RISC-V
• Esperanto Technologies / Energy-efficient RISC-V solutions for AI
• NVIDIA Is Building Its Next-Gen Falcon Controller Using RISC-V – Phoronix
• Home Page for UCB CS152/CS252, Spring 2018
• RISC-V Day 2017 Tokyo – December 18, 2017

Go & versioning

• Russ Cox
• vgo – GoDoc
• dep
• bundler
• go-get / Remote import paths
• research!rsc: Version SAT

Miscellaneous

• しげみ on Twitter: “Novaは2017年にも後続の論文が出てて、mmapに対しても実装が進んでいる PCOMMITはWPQによっていらない子に #misreading”
  • Hardening the NOVA File System
• Micron Launches New NAND-based DIMMs, Intel Announces Optane DIMMs – ExtremeTechIntel To Launch 3D XPoint DIMMs in 2H 2018
• Carnegie Mellon Solves 12-Year-Old DARPA Grand Challenge Mystery – IEEE Spectrum

Correction

• Maven 3 Processor のクロック切り替え所要時間を 20 秒と言っていますが 20 ナノ秒の間違いです。20 秒で切り替わっても何も嬉しくないですね・・・
• SATの正式名称は Boolean Satisfiability Problemでした。言い間違えました。